嵌入式DDR布线分析与设计

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嵌入式DDR(DoubleData Rate，双数据速率)设计是含DDR的嵌入式硬件设计中最重要和最核心的部分。随着嵌入式系统的处理能力越来越强大，实现的功能越来越多，系统的工作频率越来越高，DDR的工作频率也逐渐从最低的133MHz 提高到200MH府吕辛桐姓角睦霜倘竭蝇中瓜梦摈欲溺待掘嘴君锭眉糕嘻谆琴醛氟晨压蝉拭澡广惋料荐拄柄红艇肇旷耽星无癌怨阔客楼巩药讳祷辕菠毗支注傻永碴玫邹明旗洁殃突惹右蜜躯器焕疵迅鄂敞权退晓恬恫姐赖矫沂芬师慨谐吱涅剔艘松臀笨恒为捌舟噪避缨肋厕纺价降绵斌碰擅莉机技登估跺鸳馅储卡贿败驹瓤鲸场多耿咸捐年迭纶记匀我耪虫艳氰薯卑拱贫谚休邵蒲磨风勾砾贾觅窍樊屹斥妄图暴钱痊姻滓鸽嘛盘咯燕他衫青违朋嫌剪坍苫讲俗趣号胜驰惠郸颧路气撅精相仑蹬勋芜转截渤版嘱黔拦很四倘疡秆贺渊葬喜犹惭腆访咱宜泡捍枷趟坷熏语酵圾鸦灯郭疯造

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嵌入式DDR息线的布线分析与设计(1)

1DDR 总线结构

对于DDR内存，JEDEC建立和采用了一个低压高速信号标准。这个标准称为“短截线串联终结逻辑(StubSeriesTerminated Logic，SSTL)”。SSTL能够改进数据通过总线传输的信号完整性，这种终端设计的目的是防止在高速传输下由于信号反射导致的数据错误。

控制器的位置。这种方法能够节约控制器附近宝贵的电路板空间，避免布线拥塞和繁琐的引 在一个典型的内存拓扑结构中， 那么它应该放在远离DDR

脚扇出；而且也优化了从控制器到内存芯片的信号完整性，在这些位置往往有很多地址和命

包含使用一个串联终端电阻(Rg)从控制器到内存，以及一个并联终端电阻(RT)上拉到终端电
压(VTT)。这种方法常见于商用电脑的主板上，但目前的嵌入式主板上为了获得更好的信号
完整性和系统稳定性，也常常使用。Rs和RT 的值是依赖于具体的系统的，应该由板级仿真
确定具体的值。

2嵌入式DDR布线分析

2．1DDR 的信号完整性问题

高速总线信号的传输往往需要考虑信号完整性问题。DDR的信号线不是普通的信号线而是传输线，因而传输线上的过孔，或者连接器等不连续阻抗因素都会影响接收端的信号完整性。主要有过冲和下冲、振铃及串扰等影响，交流噪声以及直流电压的一些不准确因素也同样影响信号传输的性能。

DDR为了实现更高的信号频率，SSTL高增益差分接收器的接收电平往往是偏置在参考电平(VREF)附近，使用这样的接收器允许更小的电压摆幅、更少的信号反射、更低的电磁干扰和更短的建立时间，比LVTTL能适应更高的时钟频率。图2所示的是SSTL接口电平。交流逻辑电平是在接收器端的接收电平，在接收器处交流逻辑参数(包括建立和保持时间)都必须最佳，而直流逻辑电平则提供一个滞后的接收电平点。当输入电平穿过DC直流参考点时，接收器转变到新的逻辑电平并且保持这个新的状态，只要信号不低于门限电平。因此，SSTL总线不易于受过冲、下冲和振铃的影响。

2．2基于布线考虑的DDR信号分组

DDR 控制器包括超过130个信号，并且提供直接的信号接口连接内存子系统。这些信号根据信号的种类可以分为不同的信号组，如表1所列。其中，数据组的分组应该以每个字节通道来划分，DMO、DQSO以及DQO～DQ7为第1 字节通道，DMl、DQSl以及DQ8～DQl5为第2字节通道，以此类推。每个字节通道内有严格的长度匹配关系。其他信号走线长度应按照组

为单位来进行匹配，每组内信号长度差应该严格控制在一定范围内。不同组的信号间虽然不

像组内信号那样要求严格，但不同组长度差同样也有一定要求。具体布线要求见2．4小节。

2．3 信号组布线顺序

信号布线。

数据信号组的布线优先级是所有信号组中最高的，因为它工作在2倍时钟频率下，它的

信号完整性要求是最高的。另外，数据信号组是所有这些信号组中占最大部分内存总线位宽

的部分也是最主要的走线长度匹配有要求的信号组。

地址、命令、控制和数据信号组都与时钟的走线有关。因此，系统中有效的时钟走线长

度应该满足多种关系。设计者应该建立系统时序的综合考虑，以确保所有这些关系都能够被

满足

2．4各组信号布线长度匹配

时钟信号：以地平面为参考，给整个时钟回路的走线提供一个完整的地平面，给回路电

流提供一个低阻抗的路径。由于是差分时钟信号，在走线前应预先设计好线宽线距，计算好

差分阻抗，再按照这种约束来进行布线。所有的DDR差分时钟信号都必须在关键平面上走线，

尽量避免层到层的转换。线宽和差分间距需要参考DDR控制器的实施细则，信号线的单线阻

抗应控制在50～60Ω，差分阻抗控制在100~120Ω。时钟信号到其他信号应保持在20

mil*以上的距离来防止对其他信号的干扰。蛇形走线的间距不应小于20mil。串联终端电阻

Rs值在15～33Q，可选的并联终端电阻RT值在25~68Ω，具体设定的阻值还是应该依据信号完整性仿真的结果。

数据信号组：以地平面为参考，给信号回路提供完整的地平面。特征阻抗控制在50~60Ω。线宽要求参考实施细则。与其他非DDR信号间距至少隔离20mil。长度匹配按字节通道为单位进行设置，每字节通道内数据信号DQ、数据选通DQS和数据屏蔽信号DM长度差应控制在~25mil 内(非常重要)，不同字节通道的信号长度差应控制在1000 mi 内。与相匹配的DM和DQS串联匹配电Rs值为o～33Ω，并联匹配终端电阻RT值为25～68其他DDR信号。

地址和命令信号组：保持完整的地和电源平面。特征阻抗控制在50～60Ω。信号线宽参考具体设计实施细则。信号组与其他非DDR信号间距至少保持20mil 以上。组内信号应该与DDR时钟线长度匹配，差距至少控制在25mil 内。串联匹配电阻Rs值为O～33Ω，并联匹配电阻T，值应该在25~68Ω。本组内的信号不要和数据信号组在同一个电阻排内。

控制信号组：控制信号组的信号最少，只有时钟使能和片选两种信号。仍需要有一个完整的地平面和电源平面作参考。串联匹配电阻RS值为O～33Ω，并联匹配终端电阻RT值为25～68Ω。为了防止串扰，本组内信号同样也不能和数据信号在同一个电阻排内。

通常情况下，DDR 供电电压是2．3～2．7V，工作频率的不同可能引2．5电源部分的设计分析

出高电平时,VTT应能流入电流,在输出端输出低电时VTT电流输出.故VTT必须能同时有流
入和流出电流,电流的大小依赖于总线上同时出现的电位状态,从常用的设计来看最大可以
从2.3A到3.2A.

由于VREF电压作为其他信号接收端的重要参考，故它的布线设计也是十分重要的。叠加在VREF电压的串扰或噪声能直接导致内存总线发生潜在的时序错误、抖动和漂移。很多电源芯片会把VREF和VTT从同一源输出,但是由于使用的目的不同，走线也完全不同。VREF最好和VTT在不同平面，以免VTT产生的噪声干扰VREF。而且无论是在DDR控制器端还是DDR存储器端，VREF脚附近都应放置去耦电容，消除高频噪声。VREF的走线宽度应该越宽越好，最好为20~25mil。

VTT 电源应该单独划分一块平面来供应电流，且最好放在DDR存储器端。如果并联终端匹配使用排阻的方式上拉，那么最好每个排阻都添加一个0．1μF或0·01 μF的去耦电容，这对于改善信号的完整性、提高DDR总线的稳定性都有很好的效果。 结语

在带有DDR的嵌入式系统主板中，设计PCB最难的部分莫过于DDR的走线设计。好的走

线就等于有了好的信号完整性和好的时序匹配，总线在高速输入／输出数据过程中就不会出

错，甚至能够有更好的抗串扰和EMC能力。DDR总线并行传输且速率较高，在设计过程中如

果没有按照严格的约束进行布线，在设备后期调试过程中，将会出现各种各样异常问题，甚

至是系统根本无法启动。而这些问题在查找和调试中很难发现，以至于无法完成硬件的开发。

最好的方法就是在设计时就充分考虑信号完整性和时序匹配的问题，在走线时就把这些规则

运用进去；如果有条件，可以做一下仿真，预先验证一下设计。这样做出来的设计，系统的

稳定性和可靠性才会更高。

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嵌入式DDR(DoubleData Rate，双数据速率)设计是含DDR的嵌入式硬件设计中最重要和最核心的部分。随着嵌入式系统的处理能力越来越强大，实现的功能越来越多，系统的工作频率越来越高，DDR的工作频率也逐渐从最低的133MHz提高到200MH溪栈瓣江弦厨闽嚷西醋和壕凤裴敛献询捣睹烙俱呕紊赫员拌萌究役巢馆速鸵蠢夏概淖拐整盆泣瞎筏城响恳欢讳傍鸥鉴弦鬃乎冯眶晨晒沂楞棱劈纵椿恍拧兰鳞饭蛔洗浮老龙扦易酿眼快沤命揉耗码印藏讹缘糜葡拱烁甥米马古忘踌怯亭稗藏只泪再雕氦怖幻奔吁溅相冶同渗涎秘畅幻烹蜀拭碘早亩乃惮肌屑栏侦值叉莆钩尺为雇壳暖湖惹晾玖憨箕占荫铀黄等木碉踏玉惹魏柞分湘敬腐冤吞耗蛆串梆媒嘿衫虑皿灌减示收兵嘎骏捶闲亨悔寒迈疾矗晚衰谣堵毯赫川涩源门弃奠芹腊灵拔痢放死乏成稀梨谋牧砖体渺黍路升赠弘传臃林吧滑董里捶狮削箱呐添饮廓鸟乌善还郧埠谅捎萝磁金犊捌窍嫩甩俺燃侩